解读

面试官抛出“纳瓦级功耗验证”这一极限指标，核心想考察三点：

1. 是否真正理解“纳瓦级”对应的 1 nW~100 nW 量级在硅片、封装、测试环境里的物理含义；
2. 是否能把“功耗验证”拆解为可量化的验证场景（工作模式、漏电、唤醒、动态峰值、温度/电压角），并给出可落地的测试方案；
3. 是否熟悉国内流片厂、封测厂、第三方实验室在超低功耗测量上的设备能力、误差来源与数据归一化方法。
   回答时切忌只谈“用功率计测电流”，必须体现“验证思维”：从规格→测试点→测试平台→误差预算→sign-off 标准，形成完整闭环。

知识点

1. 纳瓦级功耗的物理极限：65 nm 及以下工艺，室温下 1 μm×1 μm 栅氧漏电已接近 1 pA/μm，换算到 1 V 电源即为 1 pW；1 nW 对应约 1 nA@1 V，已逼近探针台漏电、封装寄生、PCB 表面漏电流的噪声底。
2. 国内可租到的超低电流设备：Keysight B2987A（0.01 fA 分辨率）、Advantest V93000 PS1600 模块、中电科 41 所超低电流源表；但设备本底噪声 10 fA~100 fA，必须做“开短路校准”与“ guarding ”。
3. 验证分层：
   – 硅前：UPF-1801 功耗意图检查 + PowerArtist/PTPX 门级功耗仿真，重点校准 sub-threshold 漏电模型；
   – 硅后：台架测量（DUT 在 socket）、在系统测量（DUT 在 PCB）、体内模拟舱测量（37 ℃ 0.9 % 生理盐水环境）。
4. 误差预算：温度±2 ℃ 带来 2× 漏电变化，PCB 表面离子污损带来 10 pA 级误差，封装湿气 48 h 即可把漏电抬高一个数量级；验证报告必须给出“测量不确定度”而非单点值。
5. Sign-off 标准：国内医疗芯片送检 NMPA 时，需提供“功耗-温度-电压”三维 shmoo 图，并保证 95 % 置信区间上限 ≤ 规格书标称值 1 nW。

答案

“验证纳瓦级功耗，我把它拆成三步：模型校准、台架测量、系统级闭环。

第一步，硅前用 PowerArtist 跑 25 ℃/85 ℃ 两个角，把标准单元漏电与 SRAM bitcell 漏电分别标定到±15 % 误差以内；同时用 UPF 检查 isolation cell 的泄漏路径，确保 Deep-Sleep 模式下数字域全部 clamp，模拟域 LDO 完全关断。仿真结果给出 0.8 nW 典型值，作为硅后规格中心值。

第二步，硅后先在中电科 43 所净化间做“开短路校准”：探针台加 guarding ring，用 Keysight B2987A 做 IV sweep，扣除探针+PAD 漏电后，测得芯片在 1.0 V/25 ℃ 下 IDD=0.9 nA，换算 0.9 nW，与仿真偏差 12 %，在误差预算内。接着做“温度 shmoo”：把 DUT 贴在陶瓷基板，放入恒温恒湿箱，步进 5 ℃ 从 0 ℃ 到 70 ℃，记录漏电；用阿伦尼乌斯公式拟合激活能 Ea=0.62 eV，与工艺厂模型 0.65 eV 差异 <5 %，证明模型可用。

第三步，系统级验证：把芯片封装进 4 mm×4 mm 陶瓷金属盖板，植入 37 ℃ 生理盐水舱，用 1.2 V 银氧电池供电，连续采样 72 h。PCB 级串联 10 MΩ 精密电阻，用 AD8428 超低偏置电流仪表放大器做高边电流检测，系统底噪 30 fA。最终测得平均功耗 0.95 nW，峰值唤醒脉冲 200 nW·1 ms，占空比 0.1 %，对电池容量 5 mAh 影响 <1 %，满足 sign-off。

报告里我把测量不确定度按 GUM 方法合成：A 类统计 3 %，B 类仪器 2 %，温度 5 %，总扩展不确定度 6 %（k=2），上限 1.01 nW，仍低于规格 1 nW，可以安全流片。”

拓展思考

1. 如果工艺从 55 nm 切换到 22 nm ULL，栅氧隧穿漏电不再是主导，但 GIDL 与 BTI 成为新瓶颈，如何重构验证方案？
2. 国内封测厂尚未普及 <10 fA 级自动化测试，如何在 ATE 量产筛选里用“漏电比值法”把异常芯片挑出，而不增加 50 ms 以上的测试时间？
3. 当植入式芯片引入能量收集模块后，功耗验证需增加“冷启动”与“微瓦-纳瓦双量程”切换，如何设计同步采样触发，避免量程切换瞬间的数据盲区？