解读

面试官问“合规性检查”并不是想听一句“跑个PCI-SIG的Compliance Test就完了”，而是考察你是否能把“官方测试”与“IC验证流程”无缝衔接。国内项目普遍面临三大痛点：

1. 流片前拿不到全套Golden Suite，只能自己“预合规”；
2. 即使拿到Suite，SoC级场景（多VF、SR-IOV、热插拔、低功耗）常常把PHY/MAC拉爆；
3. 后端Timing ECO后，PHY参数可能漂移，导致之前PASS的Case又Fail。
   因此，验证团队必须建立一条“可交付、可追踪、可回归”的合规性确认链，让设计、PHY、封装、FW、Driver都能在同一套验收标准下收敛。回答时要体现：

• 你知道官方到底在测什么（电气+协议+拓扑+功耗）；
• 你知道RTL级如何提前埋点、如何复用这些测试向量；
• 你知道如何把Fail项拆成可定位的RTL/PHY/FW问题，并给出量化收敛指标。

知识点

1. PCI-SIG Compliance Test Specification（CTS）三大类别
   1.1 Electrical：Tx/Rx眼图、 jitter、SSC、共模电压；
   1.2 Protocol：LTSSM状态机、TLP/DLLP格式、ACK/NAK时序、Credit流控、ECRC/LCRC；
   1.3 Configuration：PCI 3.0/4.0/5.0 Capability结构、VF分配、ARI、ACS、PASID、L1 PM Substate。
2. 验证平台对应组件
   2.1 PHY Testbench：集成IBIS-AMI模型，跑SI/PI仿真，提前筛出信道裕量<15 %的端口；
   2.2 Protocol Checker：基于UVM，内嵌PCIe VC VIP，打开Rule-Based Checking（PCIe Spec 1.0-5.0 rule deck），零延时监测TLP/DLLP违规；
   2.3 Formal App：使用Cadence vManager或Synopsys VC Formal，对LTSSM做可达性分析，证明Deadlock-Free；
   2.4 FPGA Proto：用Xilinx VCU118或Intel Stratix 10 GX，跑真实BIOS/OS，配合LeCroy Summit T54探针，回灌CTS 2.5 GT/s～32 GT/s激励。
3. 国内常用“预合规”策略
   3.1 把PHY Test Suite（PCI-SIG提供，约1 200条）转成SystemVerilog DPI-C，直接在RTL阶段跑，每天回归；
   3.2 对Tx Compliance Pattern（CP0/CP1）用AUX接口触发，RTL内建Mux采样，对比Golden Vector，差异>1 LSB即Fail；
   3.3 在Low Power Substate验证里，把L1.2 Exit Latency拆成MAC+PHY+封装三段，分别给预算，确保整机<4 μs。
4. Sign-off指标
   4.1 Protocol Checker零Violation，Waived项必须有Spec章节解释+设计总监签字；
   4.2 Electrical裕量>20 %（国内Fab普遍要求25 %，留5 %给封装/温度漂移）；
   4.3 全部CTS Case 100 % Pass，连续三晚回归无新Fail；
   4.4 代码/功能/断言/覆盖四重闭环：行覆盖>95 %，FSM状态/迁移100 %，断言通过率>98 %，功能点覆盖Spec Feature List 100 %。

答案

合规性检查在PCIe协议验证中是指“在流片前，用官方PCI-SIG CTS以及等效预合规方法，对电气、协议、配置三方面进行穷尽测试，确保硅片在认证实验室一次通过”的全过程。
具体做法分四层：

1. 电气层：在PHY Testbench里跑IBIS-AMI信道模型，对比Tx眼图模板，保证裕量≥20 %；同时用RTL内嵌的Compliance Pattern Generator在8 GT/s、16 GT/s、32 GT/s速率下回灌CP0/CP1，检查 jitter < 0.15 UI。
2. 协议层：UVM环境中打开PCIe VIP的Rule Deck，对LTSSM状态机、ACK/NAK时序、Credit流控、ECRC进行零延时监测；一旦出现Illegal TLP或DLLP，立即停表Dump波形，定位到Root Port或Endpoint的哪一级FIFO。
3. 配置层：用Formal对PCI 4.0/5.0 Extended Capability做死锁检查，确保VF 0-255任意热插拔不会导致BAR空间重叠；同时用FPGA原型跑Windows/Linux双系统，配合LeCroy探针回灌3000条CTS Case，记录LTR、OBFF、PME等低功耗消息是否完全符合Spec时序。
4. 回归与签收：建立nightly regression，把电气、协议、配置三类Case统一收进Jenkins，任何Fail都自动开Jira，关联到RTL、PHY、封装、FW四方责任人；连续三晚零Fail且覆盖率达到行95 %、断言98 %、功能100 %后，由验证总监+协议专家+后端PI工程师三方评审，出具Sign-off报告，才能进入Tape-Out评审。
   通过这套流程，我们上一颗16 nm AI芯片在PCI-SIG Workshop一次通过4.0 x16认证，节省两周重测时间，直接降低Mask成本约120万元。

拓展思考

1. PCIe 6.0采用PAM4，合规性检查把“眼高”拆成“眼线”，传统SI模板失效，验证团队需要把SNR、Symbol Error Rate加入签收标准；如何在RTL阶段预筛出SNR<31 dB的端口？
2. CXL 2.0/3.0叠加在PCIe 5.0/6.0之上，合规测试新增Cache Coherency流量，如何复用原有PCIe VIP，仅通过扩展CXL Agent即可跑完CXL CTS？
3. 国内越来越多Chiplet方案，Interposer走线带来额外插入损耗，合规性检查如何把“封装级SI”纳入RTL级预算，避免等到PKG回板才发现Fail？