解读

面试官问“验证签核”，并不是想听“跑完回归、覆盖率100 %”这种口号，而是考察三件事：

1. 你是否清楚国内主流工艺节点（28 nm及以下）对签核的硬性合规要求；
2. 能否把“标准”拆成可量化、可审计的指标，并说明谁来拍板；
3. 能否把“流程”落到项目日历上，说明每个里程碑的交付物、责任人和风险兜底方案。
   回答时要体现“可落地、可复查、可追责”的工业级思维，而不是学术级描述。

知识点

1. 国内三大签核维度：功能正确性、合规性、可追溯性。
2. 功能正确性指标：代码覆盖率（行/条件/FSM/分支）≥99 %，功能覆盖率（covergroup）≥98 %，断言覆盖率≥95 %，零未收敛的 waiver；CDC/RDC 的 structural & functional clean；低功耗验证的 UPF 一致性检查 clean。
3. 合规性指标：IP 复用审查表（RRR）签字；第三方 IP 的签收邮件归档；工艺厂 check-list（如 TSMC 9000 系列、SMIC 14/12 nm VR-01）全部 Tier-1 项清零；EM/IR 压降报告、噪声峰值、ESD 规则在验证阶段同步冻结。
4. 可追溯性指标：需求-用例-覆盖率 100 % 双向追溯矩阵（一般用 Doors 或 JAMA 导出）；每条 failed test 都有 issue ID 关联到 ECO；最终 waiver ≤5 条且需设计总监、验证总监、质量经理三方签字。
5. 流程节点：
   1. Pre-sign-off（TR4）：两周冻结 feature，启动“零缺陷冲刺”，建立 nightly regression 基线。
   2. Sign-off Review（TR4-A）：验证经理提交《验证签核报告》，现场评审覆盖率、waiver、风险表；评审通过后进入“静默期”。
   3. Tape-out Approval（TR5）：质量部出具《验证合规声明》，与后端、封装、测试三方联合签字，最终由项目经理提交给工艺厂。
6. 国内常见踩坑：
   • 把“覆盖率 100 %”当护身符，却忽略跨时钟域断言没开；
   • 用脚本暴力 waive 掉中断复用节点的未覆盖分支，结果硅片现场触发死锁；
   • 忘记把 FPGA 原型发现的 3 个 corner case 反向标注到仿真用例，导致形式验证和仿真结论不一致。

答案

验证签核的标准可以概括为“三证一表”：

1. 功能正确性证——代码、功能、断言、CDC、RDC、功耗 UPF 六类覆盖率全部达标，且剩余 waiver 经架构、验证、质量三方评审并归档；
2. 合规性证——第三方 IP、工艺厂 check-list、EM/IR/ESD 规则全部清零；
3. 可追溯性证——需求-用例-覆盖率矩阵 100 % 双向链接，所有 bug 闭环到 ECO；
4. 一表指《验证签核报告》，含覆盖率数据、waiver 清单、风险与缓解措施、ECO 列表，由验证总监、设计总监、质量经理逐级签字。

流程分四步：

1. 冻结：TR4 节点锁定 RTL，建立 golden regression，任何后续修改必须走 ECO；
2. 冲刺：两周内完成“零缺陷”回归，每日出具 delta 报告，覆盖率缺口日清；
3. 评审：TR4-A 召开签核评审会，现场过一遍 waiver、风险、硅后测试计划，评审通过后进入 48 h 静默期；
4. 放行：静默期无新 bug，质量部出具《验证合规声明》，项目经理汇总后端、封装、测试签字，提交工艺厂，完成 tape-out。

整个签核过程由验证经理驱动，质量部监督，项目经理拍板，任何一步出现红线指标不达标，立即回退到 ECO 流程，确保流片一次成功。

拓展思考

1. 如果项目采用 Chiplet 架构，签核标准需要把 die-to-die PHY 的协议合规（如 BoW、UCIe）单独拉一条检查列表，并增加 3D 堆叠热仿真对验证用例的反向约束。
2. 对于车规芯片，ISO 26262 要求验证签核阶段必须输出 FMEDA 与 DFA 报告，验证团队需提前把安全机制（ECC、TMR）的故障注入覆盖率做到 90 % 以上，否则无法进入 ASIL-D 的 SILENT 模式签核。
3. 国内先进工艺（7 nm 及以下）普遍采用“Split-metal”方案，验证签核时要额外确认电源域切换的瞬态电流模型已回注到仿真，否则硅片可能出现动态 IR-drop 导致的 setup 违例，这种缺陷在实验室很难复现，却会在高低温老化测试集中爆发。