解读

国内14 nm及以下节点SoC普遍集成PLL、ADC、SerDes、PMIC等混合信号IP，数字验证团队常被要求“把模拟部分一起验掉”，但模拟节点数量级大、连续变量多，传统UVM难以直接收敛。面试官想确认：①你是否理解混合信号验证与纯数字验证在目标、手段、判定标准上的差异；②能否给出可落地的流程与工具链，而不是空喊“用AMS”口号；③是否具备与模拟设计、工艺、测试三方协同的实战经验。回答时要体现“数字主导、模拟协同、分层验证、量化签核”的国内项目常态。

知识点

1. 验证目标三角：功能正确（Verilog-A/行为级）、接口时序（数字时钟域+模拟事件）、性能指标（SNR、SFDR、THD、锁相时间、抖动）。
2. 国内主流工具链：Synopsys CustomSim/AMS + VCSMX、Cadence Xcelium AMS、Mentor Questa ADMS；回归跑在CPU farm+LSF，license峰值晚上抢资源。
3. 行为模型分级：0级——原始SPICE（签核前corner跑几十个netlist）；1级——Verilog-A（连续时间，带s-domain，±5%误差）；2级——实数建模（wreal/SystemVerilog，事件驱动，±10%误差）；3级——数字近似（RTL/behavior，仅保协议）。
4. 联合仿真接口：SPICE↔Digital 通过hierarchical netlist插“connect module”，自动处理pwl/vcd转analog；数字侧用`timescale 1ps防止插值误差。
5. 覆盖率体系：数字——code/FSM/assertion；模拟——parametric coverage（电压、温度、工艺、负载、频率扫描），用Python+NumPy post-processing，生成CSV回写到IMC合并。
6. 低功耗场景：模拟模块常关断不完全，需验证power-down 漏电流<1 µA，数字断电保持逻辑0/1，用UPF 3.0定义“supply set”与“retention”，AMS仿真里带PSRR测试向量。
7. 校准与修调：国内芯片出厂必做trim，验证需覆盖eFuse/MTP写入时序，以及trim code全组合对DNL/INL的影响，用MATLAB脚本自动对比spec限。
8. 回归策略：白天数字快速回归（wreal模型，30 min），夜间全芯片AMS（Verilog-A，4 h），周末跑SPICE级（抽样20个关键场景，48 h），周一早上出“红黄绿”表。
9. sign-off标准：功能——零高阻X、零建立保持违例；性能——蒙特卡洛≥3σ CP/CKO；EM/IR——电流密度<1 mA/µm，压降<1 %；ESD——2 kV HBM无latch-up。
10. 组织分工：数字验证写testbench、checker、覆盖率；模拟设计提供可综合行为模型并签核corner；CAD负责AMS环境、license、farm；中试部提供ATE correlation向量，三方每周“mixed-signal review”。

答案

混合信号验证的核心是“分层建模、联合仿真、量化覆盖、协同签核”。
第一步，依据验证阶段选模型：早期用wreal/Verilog-A做“数字+模拟行为”联仿，跑通协议与状态机；中期插入模拟设计提供的Verilog-A（带工艺corner、温度、电压扫描），在Xcelium AMS里开“ams”视图，数字侧用UVM sequence驱动模拟激励，检查ADC输出码值是否在预期±1 LSB；后期抽取关键路径（如PLL、LDO）做SPICE级抽样验证，确认噪声、抖动、PSRR满足spec。
第二步，搭建混合信号testbench：顶层数字用UVM，模拟部分实例化为“ams”模块，通过svConnect模块把数字逻辑电平转为电压实数，采样时钟用1 ps精度，防止插值失真；在sequence里发“上电→校准→转换→掉电”完整流程，用UVM scoreboard对比模拟输出码值与MATLAB黄金数据，差值>0.5 LSB即报错。
第三步，定义覆盖率：数字侧常规代码/断言覆盖；模拟侧用Python脚本对仿真结果做FFT，提取SNR、THD，扫描输入频率、幅度、PVT 288个组合，形成parametric coverage，回写到IMC，要求100 %覆盖且3σ内Cpk>1.33。
第四步，低功耗与校准验证：在UPF里给模拟模块单独定义“supply set”，验证power-gating时模拟输出高阻<10 nA；eFuse trim验证覆盖全部code，对比DNL<0.5 LSB、INL<1 LSB。
第五步，回归与签核：白天30 min wreal快速回归，夜间4 h Verilog-A全corner，周末抽样SPICE；所有场景零X、零时序违例，性能蒙特卡洛500次3σ通过，出具《混合信号验证sign-off报告》，由数字验证经理、模拟设计总监、中试负责人三方签字，方可release到tape-out。

拓展思考

1. 国内先进封装（2.5D/3D）引入高速Interposer通道，通道损耗>10 dB，混合信号验证需把SI/PI协同仿真纳入：在AMS环境里加Touchstone S参数，跑瞬态+频域eye diagram，如何量化BER<1e-15？
2. 随着AI芯片集成大电流DC-DC，数字验证团队被要求验证“负载瞬态10 A/10 ns”下核心电压抖动<2 %，传统AMS速度不够，是否考虑用ROM-based行为模型+机器学习回归，提前预测最坏相位？
3. 车规芯片需满足AEC-Q100 Grade 0，温度范围-40 ℃~150 ℃，蒙特卡诺500次已无法覆盖尾分布，如何结合Foundry提供的statistical SPICE模型，在数字验证平台里实现“高sigma采样+重要性采样”，把验证时间从一周压缩到一天？
4. 国内Foundry逐步收紧SPICE模型授权，未来可能出现“黑盒加密模型”，数字验证团队如何在不触碰晶体管网表的前提下，通过“响应面模型（RSM）+ 边界模型提取”完成sign-off，同时满足ISO 26262对证据链的要求？