解读

“垂直互连”在国内芯片公司通常指 3D IC、2.5D interposer、TSV、micro-bump、RDL、HBM/Chiplet 等跨硅片或跨封装层的物理互连结构。面试官关心的不是封装厂工艺，而是“当这些互连被抽象成 RTL 或行为模型后，验证团队如何证明它们在功能、时序、功耗、信号完整性、热完整性、协议一致性上全部达标”。因此，回答必须覆盖：

1. 验证对象是谁（PHY、控制器、协议层、DFT、BIST、SI/PI 模型）；
2. 验证场景有哪些（wafer-level、stack-level、system-level、corner PVT、热-机械应力）；
3. 如何分层验证、如何收敛到 sign-off；
4. 国内流片厂（SMIC、长电、华天）与 EDA 许可证受限环境下的可落地方法。

知识点

1. 垂直互连抽象层次：PHY（TSV/bump 模型）、Link（适配 UCIe/AIB/BoW）、Protocol（AXI/CHI/CXL/HBM）、DFT（JTAG 1500、BIST、boundary scan）、功耗（IR-drop、热耦合）。
2. 跨硅片时序模型：寄生 RC+电感+TSV 电感，需要 .lib/.spf 反向标注；跨温度梯度导致阈值电压漂移，需温度反标。
3. 协议层关键特性：链路训练、lane repair、时钟补偿、retry、parity/CRC、latency matching、ordering、coherency snoop。
4. 验证方法学：UVM-SystemVerilog、形式验证（Questa Formal、VC Formal）、硬件加速（Zebu、Palladium）、FPGA 原型（Xilinx VU19P 多板级联）、SI/PI 协同仿真（Ansys HFSS→S-parameter→AMS）、热-机械应力模型（COMSOL→VCD 翻转率→动态功耗→温度迭代）。
5. 国内可落地的“无高端 license”方案：开源 UVM-SystemVerilog+Verilator+GTKWave 做链路级冒烟；Python-PyVSC 做形式化穷举；国产 FPGA 板卡做 AXI 眼图回环；与封装厂对接的 Golden Vector 由封装厂提供 CSV，转成 SV 序列。
6. Sign-off 指标：功能覆盖率 100%（协议+错误注入+corner）、代码覆盖率 95%（分支+断言+FSM）、时序收敛（跨硅片 100 ps 裕量）、功耗误差 <5%、误码率 <1e-15（用 1e12 向量外推）、热梯度 <10 °C、ESD/LU 通过 JEDEC 标准。

答案

垂直互连验证策略采用“三层三阶段”模型，确保从 RTL 到封装级一次流片成功。

1. 三层抽象
   a. 物理层（PHY）：把 TSV/bump/RDL 抽取为 AMS 模型，含 RC、电感、耦合电容；用 SV-real 型封装成 wreal，挂在 UVM 下，跑百万向量眼图测试。
   b. 链路层：依据 UCIe/AIB 规范，在 UVM 中搭建 agent，支持 lane remap、clock compensation、retry；用 formal 工具穷举 8b10b 码型，证明无直流失衡。
   c. 协议层：AXI/CHI 或 HBM 控制器，重点验证跨 die 的 ordering、coherency、snoop 风暴；用 scoreboard 检查 transaction ID 保序，用 assertion 覆盖死锁条件。

2. 三阶段流程
   阶段 1：单元级（IP level）

   • 用 SystemVerilog+UVM 编写垂直互连 PHY 的 testbench，加入 jitter、ISI、串扰模型；跑 1e6 个时钟，眼图高度>100 mV、宽度>0.6 UI 为通过。
   • 对控制器做 formal，证明所有 retry 状态机无死锁，覆盖 100% 分支。

   阶段 2：封装级（Stack level）

   • 把 PHY 的 S-parameter 网表反标到 AMS 仿真，跑 JEDEC 定义的最坏码型；同时用 Python 脚本把 VCD 翻转率喂给热模型，迭代到温度梯度 <10 °C。
   • 在 Palladium 上做硬件加速，跑 Linux boot+内存压力测试，观测跨 die 延迟 <2 ns，带宽利用率 >90%。

   阶段 3：系统级（System level）

   • FPGA 原型多板级联，跑真实 SoC 固件；用高速示波器量 micro-bump 差分信号，验证 BER <1e-15。
   • 与封装厂联合做 ESD/LU 实验，把失效模式转成 SV 错误注入序列，确保控制器能正确降级到 half-width 模式。

3. 覆盖率收敛

   • 功能覆盖：协议 covergroup 120 个，错误注入 35 类，corner PVT 27 点，总计 100% 命中。
   • 代码覆盖：行覆盖 98%，分支 96%，断言 1400 条全部触发。
   • 时序覆盖：用 PrimeTime 读入跨硅片 .spf，setup/hold 裕量 >100 ps。
   • 功耗覆盖：PowerArtist 报告动态功耗与 AMS 误差 <5%。

4. 国内落地技巧

   • 没有 Palladium 时，用国产 FPGA 分割成 4 板，TLM-to-RTL 混合加速，跑 1 h 等效 RTL 仿真 24 h。
   • 缺少 Ansys HFSS license，让封装厂提供 Golden S4P，用 Python-skrf 解析成 SV 的 Laplace 传递函数，照样跑眼图。
   • 形式验证 license 不足，用 Verilator+SymbiYosys 开源 flow，对链路状态机做 BMC 40 步，已足够发现死锁。

最终交付《垂直互连验证 sign-off 报告》，包含以上覆盖率、波形、眼图、热梯度曲线、ESD 实验照片，经设计、封装、测试三方评审后，方可进入流片。

拓展思考

1. Chiplet 时代垂直互连的“协议-物理协同验证”边界越来越模糊，未来可能出现“协议感知 PHY”——控制器根据链路 BER 动态调变电压摆幅。验证团队需要把机器学习模型嵌入 UVM，用强化学习自动寻找最差码型，取代人工定义的 jitter 分布。
2. 国内正在制定自主的《Chiplet 互连标准》，验证策略需提前预留可扩展的 coverage 模型，例如把 UCIe 的 covergroup 做成参数化，方便一键切换新标准。
3. 热-机械-电三域耦合仿真耗时巨大，可考虑用 AI 代理模型（surrogate model）替代有限元，训练数据来自首批次实测，实现“硅后反哺硅前”的闭环验证。