解读

Polar码被3GPP选为5G-NR eMBB控制信道和数据信道的编码方案，国内SoC团队在做基带或射频SoC时，Polar编解码模块往往与LDPC、Turbo并存，且需要支持可配长码（512~1024）、多核并行、HARQ合并、低时延中断唤醒等场景。验证工程师如果只按“通用信道编码”思路去搭环境，极易漏掉Polar特有的“信道极化可靠性排序+冻结比特动态掩码”错误，导致芯片回片后在高误码率场景下出现控制信道解码失败，最终影响整机入网测试。因此面试官希望听到候选人能把“Polar数学特性→RTL实现难点→验证策略”闭环讲清楚，并给出可落地的验证方案。

知识点

1. Polar码原理：信道极化、可靠性序列（Reliability Sequence）、冻结比特（Frozen Bits）与信息比特划分、SC/SCL/CA-SCL解码算法差异。
2. 5G-NR协议约束：Polar码长N=2^n，最大1024；CRC长度6/11/16/24；RNTI加扰与冻结比特掩码动态绑定；HARQ增量冗余（IR）与软合并。
3. RTL实现难点：
   a) 可靠性序列可配——不同SNR下冻结比特位置实时变化；
   b) 多码块并行——bit级交织与解交织地址冲突；
   c) SCL-8路径度量归一化——定点位宽与饱和截位误差；
   d) 低功耗——解码提前终止（Early Termination）与毛刺触发。
4. 验证挑战：
   a) 数学参考模型需与3GPP 38.212/38.214比特级对齐，否则黄金数据失真；
   b) 冻结比特掩码动态生成，需遍历2^K量级组合不可行，必须基于“等效类”压缩激励；
   c) 误码平台（Error Floor）在10^-7量级，纯随机激励难以触达，需要重要性采样或BSC信道加噪；
   d) 解码时序与AXI-Stream反压耦合，容易出现反压死锁；
   e) 硬件加速器（Zebu/Palladium）跑长码1024时，内存带宽成为瓶颈，需切片激励。
5. 形式验证盲区：Polar译码器中的循环移位网络（Cyclic Shift Network）若用可配Barrel Shifter，传统Formal难以证明无X-propagation，需要Symbolic Simulation辅助。
6. 国内流片经验：某头部厂商曾因“冻结比特掩码寄存器未清0”导致休眠唤醒后解码首包固定失败，在实验室无法复现，仅在现场高话务量+高温85 ℃下出现，最终通过DFT MBIST寄存器回读才定位，验证阶段应加入“唤醒后首包定向用例”。

答案

Polar码验证的特殊性源于“信道极化+动态掩码”带来的组合爆炸和极低误码平台。我的验证策略分四层：

1. 黄金模型层：用Python/C++按3GPP 38.212逐比特实现编码、Rate-Matching、交织、加扰，保证与R&S FSW信号分析仪输出bit-exact；同时提供浮点与定点双模型，用于对比BER/FER。
2. 激励压缩层：把“冻结比特掩码”拆成等效类——SNR等级、RNTI类型、码率R三维度正交采样，再用one-hot覆盖所有等效类，将2^K组合压缩到1×10^4量级；对Error Floor区域采用“重要性采样+Importance Weighting”，在BSC信道交叉概率ε=0.15处注入，提高罕见错误事件概率1000倍。
3. 时序/功耗层：在UVM环境中插入AXI-Stream Protocol Checker与Scoreboard，监控ready/valid握手，确保在SCL-8路径展开周期内不出现反压饿死；用UPF 3.0带功耗意图的仿真，检查Early Termination信号是否产生毛刺导致动态功耗峰值超标。
4. 硬件加速层：把1024长码按256bit切片，四路并行送Palladium，利用“Transactor Rate-Limiter”把信道加噪模块放在Host端，减少FPGA内存占用；跑完3×10^9帧后，FER<10^-7即认为sign-off达标。
   最后用Formal对Cyclic Shifter做Symbolic Simulation，证明任意5bit移位配置下无X传播，补齐最后盲区。通过以上闭环，可在流片前穷尽Polar码高风险场景，保障一次成功。

拓展思考

1. 如果未来R17引入“Polar-LDPC级联码”，验证环境如何复用？——可考虑把黄金模型做成插件化，通过SystemVerilog DPI-C动态切换编码路径，同时把Scoreboard升级为“级联误码传播追踪”，重点检查LDPC校验子重量与Polar FER的耦合关系。
2. 在Chiplet架构下，Polar解码器与LDPC位于不同Die，跨Die接口使用UCIe协议，验证时需把“链路误码注入”与“Polar Error Floor”联合建模，评估接口10^-6 BER对整体控制信道可靠性的影响，这将成为下一代基带SoC验证的新难点。