解读

Die-to-Die（D2D）接口是Chiplet架构的“脊椎”，把多颗裸片拼成一颗大芯片。国内主流场景包括：服务器CPU+IO扩展Chiplet、AI训练芯片+HBM3/3E堆叠、5G基站SoC+射频Chiplet。验证工程师要证明“拼起来”以后，逻辑、性能、功耗、良率依旧达标，而挑战恰恰来自“拼”这个动作——两片甚至多片硅各自独立设计、制造、测试，却在封装里以10~50 mm超短距离、<50 pJ/bit超低能耗、>32 Gbps/lane超高速互连。面试时，面试官想听的不是“信号完整性难”这种口号，而是你把“难”拆成验证语言：到底要验什么指标、用什么用例、如何收敛、如何sign-off。

知识点

1. 协议层：UCIe、BoW、OpenHBI、XLMI、PCIe over D2D、国产“CCLink-D2D”等；每类协议对Flit格式、Retry规则、链路状态机、功耗状态定义不同。
2. 物理层：Advanced/Standard Package，bump map、clock forwarding、单端/差分、PAM4/NRZ、lane reversal、polarity inversion、sideband通道。
3. 链路层：链路训练（Training）、Lane Repair、Lane Reversal、Scrambler、FEC、CRC、Retry Buffer、Credit流控。
4. 系统级：跨Die时钟域（mesochronous/plesiochronous）、跨Die电源域（DVFS唤醒顺序）、跨Die热梯度导致时序漂移、良率模型下的Redundancy。
5. 验证方法学：UVM-SystemVerilog、Formal、硬件加速（Palladium/Zebu/Protium）、FPGA原型、AMS混合仿真、Post-layout反标、真实封装走线S参数模型。
6. 指标：BER<1e-27（UCIe）、Latency<2 ns、功耗<0.5 pJ/bit、Throughput>2 Tbps/mm、Yield>99.5%。
7. 国产特色：国产EDA工具链缺D2D VIP，需自研；封测厂（长电、通富、华天）提供的封装电模型不完整，需自己做参数提取；车规/工规客户要求-55~125 °C全温验证。

答案

Die-to-Die协议验证的核心挑战可以拆成“四层三面”：

1. 协议层挑战
   国内项目常选UCIe或国产CCLink-D2D，协议新、文档版本迭代快。VIP要么没有、要么刚发布，行为级模型与RTL实现存在语义gap。验证团队需自建“协议检查器”，覆盖Flit格式、Retry阈值、链路状态机全部转换，并用Formal证明死锁不可能出现。

2. 链路层挑战
   训练序列要验“最坏情况”：良率模型下10% lane坏掉仍能降到8-bit width工作；同时验证Repair后CRC coverage不降。需用SystemVerilog约束随机产生“lane失效+bit滑移+skew 200 ps”组合场景，在仿真里跑满1e15 flits，再用硬件加速补1e19 flits，最后用BER<1e-27反算等效测试时间，写进sign-off报告。

3. 物理层挑战
   封装走线S参数由封测厂提供，但国内常缺高频模型（>28 GHz）。验证组需用ADS/Sigrity提取，再反标到AMS仿真，跑眼图、 jitter、ISI。关键用例：温度梯度ΔT=30 °C时，时钟forwarding漂移±50 ppm，必须保证mesochronous采样余量>0.15 UI。否则回片后高低温测试会掉链。

4. 系统级挑战
   跨Die时钟域同步：主Die用TCO 100 MHz，从Die用DCO 400 MHz，验证需用“跨Die异步断言”检查CDC，确保Retry Buffer读写无overflow。
   跨Die电源唤醒：模拟部分在VDDQ 0.75 V先上，数字部分在0.8 V后上，验证用UVM-AMS监测POR释放顺序，防止状态机跑飞。
   良率与冗余：国产项目要求支持2行2列bump冗余，验证需用脚本自动替换坏bump，再跑全协议栈，保证Throughput不降>5%。

三面指的是：

• 覆盖率：代码覆盖+功能覆盖+协议覆盖+“封装级”电气覆盖，四者必须同时100%。
• 性能：Latency、Throughput、功耗三项在-55 °C、25 °C、125 °C三点全部达标，且margin>10%。
• sign-off：由封装厂、IP厂、Foundry、系统客户四方联合评审，验证报告需附“温度-电压-工艺”三维shmoo，证明任何一格不出误码。

只有同时解决“四层三面”，才敢在报告里写“D2D接口验证完成，支持流片”。

拓展思考

1. 国产Chiplet生态刚起步，下一步验证重点将从“单协议”转向“多协议混合”：同一封装里UCIe+国产HBM3 D2D并存，如何复用PHY、如何共享sideband、如何统一电源域，验证方法学需要新的“跨协议协调器”。
2. 车规级D2D要求功能安全ISO 26262 ASIL-D，未来验证团队必须加入Fault Injection Campaign：用JTAG-like接口瞬时flip链路寄存器，证明FEC+Retry能在10 ms Fault Detection Time Interval内恢复，并输出DFA报告。
3. 随着国产2.5D/3D封装线宽缩小到1 µm，耦合电容变大，串扰成为新瓶颈。验证需把“封装级串扰”转成协议级误码模型，提前在VIP里注入crosstalk jitter，否则回片后很难通过眼图测试。