解读

国内数字芯片验证面试里，只要简历出现“SystemVerilog”关键词，logic与reg几乎必问。面试官真正想确认的是：

1. 你是否把“综合视角”与“验证视角”混为一谈；
2. 是否理解四态仿真与双态仿真的差异；
3. 能否在UVM环境中正确选择端口/信号类型，避免“一根线既做驱动又做采样”的时序竞争。
   回答时如果只背一句“reg是寄存器、logic是线”会被直接判负；必须点出语言演进、驱动语义、仿真行为、综合结果四条主线，并给出可落地的代码习惯。

知识点

1. 语言演进：

   • Verilog-1995只有“reg”与“wire”两种对象，reg名字带误导，本质表示“过程赋值左值”而非硬件寄存器；wire表示“连续赋值或端口连线”。
   • SystemVerilog-2005引入logic，作为“单驱动、四态、过程/连续赋值均可”的统一数据类型，同时保留reg以保持老代码兼容。

2. 驱动语义：

   • reg只允许“一个过程块 + 一个连续赋值”驱动，若出现多驱动编译直接报错；wire允许多驱动，结果按解析度函数计算（线与、线或、tri）。
   • logic默认与reg相同——单驱动；若显式声明为tri、triand、trior则允许多驱动，行为退化为wire。

3. 仿真行为：

   • reg/logic都是四态类型（0/1/X/Z），仿真器对X的传播规则完全一致；SV新增bit/int等双态类型，才与reg/logic拉开差距。

4. 综合结果：

   • reg/logic本身不决定会不会被综合成寄存器，只取决于赋值方式：过程块内“<=”且时钟敏感则综合为触发器；连续赋值则综合为组合逻辑或连线。

5. 验证场景习惯：

   • interface内部信号统一用logic，避免wire带来的多驱动误用；
   • driver/monitors与DUT对接的端口，若单向驱动用logic，若双向总线用wire或tri；
   • checker/assertion采样一律用logic，防止wire被连续赋值覆盖导致采样竞争。

答案

“reg是Verilog时代遗留的过程赋值左值类型，名字容易让人误解为寄存器；logic是SystemVerilog引入的改进版，既可以做过程赋值左值，也可以做连续赋值左值，且默认单驱动，语义更清晰。二者在仿真层面都是四态变量，对X/Z的处理规则一致；综合结果不取决于类型本身，而取决于赋值上下文。实际验证环境中，我们统一用logic替代reg，减少历史包袱；遇到双向总线或多驱动场景，则用wire/tri显式声明，确保代码意图一目了然。”

拓展思考

1. 多驱动场景如何快速定位：
   在UVM环境中若把inout口误声明为logic，仿真器会在elaboration阶段报“multiple drivers”错误；此时应改为wire/tri，并在driver里用assign语句做开漏/高阻建模，配合force/release完成冲突测试。

2. 与bit/int的混用陷阱：
   logic与bit混接时，X/Z会被静默映射为0，导致漏检协议违例；验证IP对外接口应始终使用logic，内部算法逻辑才用bit/int，以保证X-propagation可见。

3. 形式验证视角：
   形式工具（VC-Formal、Questa Formal）对logic与reg一视同仁，但若代码中出现tri net的多驱动，工具需要额外加载解析度函数模型，否则可能产生伪路径。提前把总线模型抽象为单驱动logic，可显著减少formal运行时间。